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12-2014

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hf-praxis 12-2014

SPI-Schnittstelle Bild

SPI-Schnittstelle Bild 6: Enable-Zeit Bild 7: SDO-Update an der Driving-Flanke Bild 8: Verzögertes SDO-Update Tabelle 2: NOR-Gatter-Technologien und Laufzeitverzögerungen Bild 9: Enable- und Disable-Zeit Master verwenden die erste Strategie, da die SDO-Treiber so ausgelegt wurden, dass sie schnelle Übergänge unterstützen. Slaves haben einen internen SDO-Treiber, der schwächer als der Master-Treiber ist. Daher ist die jeweils verwendete Strategie abhängig von der Transfergeschwindigkeit. Wenn das SDO-Signal an der Driving-Flanke geändert wird, hat der Anschlusspin nur die Hälfe (oder sogar weniger) einer Clock-Periode Zeit, um das Signal zu ändern, weil das Signal einige Nanosekunden vor der Sampling-Flanke stabil sein sollte. Um ein korrektes Zurücklesen zu garantieren, muss die SCLK verringert werden, um zu garantieren, dass das Signal vor der Sampling-Flanke stabil ist. Als Beispiel nehmen wir eine maximale Übergangszeit von 36 ns an. Für diese Zeit sind die SDO-Daten von der ansteigenden Flanke des SCLK- Signals an gültig. Dies heißt, dass die maximale Zykluszeit 36 n + Master-Setup-Zeit (angenommen 10 ns) = 46 ns beträgt, entsprechend einer maximalen SCLK-Frequenz zum Zurücklesen von 10 MHz. Der Hauptkompromiss ergibt sich bei langsamen Mastern, da die Daten am Ausgang nur für einige Nanosekunden nach der Sampling-Flanke stabil sind und dadurch Zeitprobleme mit der Master-Hold-Zeit entstehen. Dieses Problem tritt auf, weil die Haltezeit größer als >15 ns ist. Wenn dies der Fall ist, empfiehlt es sich ein Logikgatter zu vorzusehen, um die neuen Daten im DATA IN Eingang solange wie erforderlich zu verzögern (siehe Bild 6). Gibt es zusätzliche Überlegungen? Freigabezeit Die Freigabezeit definiert, wie schnell das SPI-Interface aktiviert wird und bereit ist, um Daten zu empfangen oder zu senden. Sie wird typisch auf die SCLK-Sampling-Flanke bezogen, wie Bild 9 zeigt. Sperrzeit Die Sperrzeit gibt an, wie schnell das SPI-Interface abgeschaltet wird, um alle neu erzeugten Sampling-Flanken zu ignorieren. 28 hf-praxis 12/2014

SPI-Schnittstelle CS´ als „Start Conversion Signal“ Einige ADCs bieten mehrfache Funktionalität in einem Pin, um die Anzahl der Anschlüsse zu verringern, die Komplexität der Leitungsverbindungen zu reduzieren, oder um die Schaltung auch in kleinen Gehäusen unterzubringen. Wenn CS´ benutzt wird, um das interne „Start Conversion“- Signal zu erzeugen, gibt es zwei verschiedene Realisierungsmöglichkeiten: Bild 10: Kontinuierlicher SCLK während der Umwandlung Erste Variante Das SCLK-Signal wird als interner Takt benutzt, so dass ein kontinuierliches SCLK-Signal erforderlich ist. In diesem Fall ist SCLK beispielsweise zwischen einem Maximalwert von 20 MHz und einem Minimalwert von 0,01 MHz eingegrenzt. Zweite Variante Das Bauteil enthält einen internen Umwandlungs-Takt. In diesem empfiehlt es sich, keine SCLK-Impulse zu erzeugen, um die Umwandlung nicht durch eingekoppelte digitale Signale zu beeinflussen (Bild 11). Wenn die SPI-Schnittstelle durch Hardware realisiert wird, und nicht durch ein FPGA, ist keine absolute Kontrolle des SCLKund des CS´-Pins möglich. In diesem Fall empfiehlt es sich ein GPIO als CS´ zu verwenden, um die Relation zwischen CS´ und SCLK genau zu kontrollieren. SDO als “Conversion Ready”-Pin In einigen ADCs hat der SDO- Pin doppelte Funktionalität. Dies wird gewöhnlich als SDO/RDY bezeichnet. Der SDO-Pin wird mit CS´ abgeschaltet und bleibt hochohmig, bis die Umwandlung abgeschlossen ist.. SPI-Mode-Verbindung Manchmal muss die Betriebsart extern modifiziert werden, sei es, dass der Controller nicht ein einem speziellen SPI-Modus konfiguriert werden kann, der vom Slave benutzt wird oder Bild 11: SCLK während der Umwandlung nicht aktiv weil es erforderlich ist, dass alle Einheiten im gleichen SPI- Modus arbeiten, d.h. im Daisychain-Modus. Betrachten Sie diese beiden Fälle: • Die Betriebsart ist komplementär, wenn Mode 1 = Mode 2´ oder Mode 0 = Mode 3´ ist. Durch Verwendung eines Inverter-Gatters in der SCLK- Leitung ist das Problem gelöst. • Die Betriebsarten sind nicht komplementär. Die Lösung Bild 13: Daisy-Chain-Konfiguration Bild 12: Stand-alone-Konfiguration hf-praxis 12/2014 29

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© beam-Verlag Dipl.-Ing. Reinhard Birchel