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EF 2017/2018

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Fachzeitschrift für Hochfrequenz- und Mikrowellentechnik

Wireless Bild 2:

Wireless Bild 2: Direktes Sampling gegenüber ZF-Konversion ohne grundlegende architektonische Änderungen. Allerdings sind es nicht nur die Erfordernisse der 5G-Infrastruktur, die Herausforderungen bringen. Auch die Netzbetreiber unterliegen Engpässen in der Frequenzauslegung ihrer Systeme. Der Frequenzplan kann von Betreiber zu Betreiber variieren, je nach dessen Lizenzsituation und seiner geographischen Aufstellung. Doch die angestrebte Lösung muss so konfigurierbar sein, dass sie diesen Einsatzfällen gerecht wird. mit einem SoC (System on Chip). Dieser Ansatz ermöglicht die Auslegung von Embedded System Designs, mit Virtualisierung, CloudRAM, etc., innerhalb der SoC-Prozessorkerne, während die programmierbare Logik im SoC zur Implementierung der ADC/DAC-Schnittstellen und der Pipeline zur Signalbearbeitung dient. Ein derartiger Ansatz erfordert allerdings eine signifikante Boardfläche zur Implementierung des SoC und dessen Support-Peripherie, sowie des analogen Frontends mit DAC und ADC. Damit die HF-Performance nicht leidet, muss eine ausreichende räumliche Trennung zwischen den Bausteinen eingehalten werden, zusammen mit der Berücksichtigung stringenter und zeitraubender Layout-Regeln. Je mehr Kanäle die Lösung erfordert, desto komplexer werden die Fragen des Signal-Routings und der Leistungsintegrität. Alles das vergrößert den Formfaktor der angestrebten Lösung. Zur Gewährleistung der erhöhten Betriebsbandbreiten, die für die direkte Wandlung notwendig sind, enthalten viele Datenkonverter Schnittstellen nach JESD204B. Diese bringen jedoch mannigfache Probleme im Design mit sich. Der Interconnect nach JESD204B verbraucht FPGA-Ressourcen und erhöht die Leistungsaufnahme der Lösung. Diese verteilte Lösung führt somit zu einer erhöhten Leistungsaufnahme. Typische High-Performance ADCs können dabei 2,25 W verbrauchen, während DACs in der Größenordnung 1,75 W liegen. Hinzu kommt die Leistungsaufnahme der JESD204B Transceiver. Das erhöht nicht nur den Platzbedarf auf dem Board, sondern auch die Leistungsaufahme der gesamten Lösung. Außerdem erhöhen die zusätzlich erforderlichen Schritte sowohl den Zeitaufwand für das Design der Lösung, als auch die einmalig fälligen Entwurfs- und Entwicklungskosten, zuzüglich der Kosten für Fertigung und Material. Als Abhilfe für die Schwierigkeiten der Netzbetreiber im Hinblick auf die Lizenzierung und die geographischen Restriktionen bewährt sich der Einsatz des direkten HF-Sampling Herausforderungen für Embedded Systeme Die 5G-Funksysteme sind also mit mehreren Herausforderungen im Design konfrontiert, um ihre Skalierbarkeit und Leistungseffizienz sicher zu stellen. Zur Unterstützung kleiner Antennenanordnungen muss der Kern der Funkarchitektur eng integriert sein, um mit der kleineren Zahl von Antennen bei hohen Datenraten gute Verbindungen zu gewährleisten. Der traditionelle Ansatz zur Lösung dieser Herausforderung wäre die Kombination von Multigiga-Sample-ADCs und DACs Bild 3: Geringere Leistungsaufnahme durch das RFSoC-Konzept 38 HF-Einkaufsführer 2017/2018

Wireless Bild 4: Überblick über die Architektur (a), ADC-Topologie (b) zur Reduzierung der Anzahl der erforderlichen Komponenten im analogen Frontend. Direktes Sampling wird möglich durch die Verwendung von ADC- und DAC-Bausteinen mit hoher Sampling-Frequenz und hoher Bandbreite im Analogeingang. Damit kann man das HF-Signal direkt abtasten. Das erübrigt den Einsatz eines analogen Frontends zur Abwärtskonvertierung auf den Sampling-Bereich des ADC. Dazu Bild 2. Direktes Sampling erübrigt die Notwendigkeit vieler dieser Komponenten und ermöglicht die Signalverarbeitung in der digitalen Domäne. Allerdings ist dies mit einem Nachteil verbunden, nämlich dem Einsatz diskreter ADCs und DACs mit höherer Sampling-Frequenz zum direkten Sampeln des HF- Signals, die eine höhere Leistungsaufnahme haben. Die Lösung für diese Herausforderungen beim Design besteht in noch engerer Integration in fortschrittlichen CMOS-Technologien, um die Leistungsaufnahme zu reduzieren und ein Analogon zum Moore‘sche Gesetz zu nutzen. Dies gelingt durch die Integration der ADC- und DAC-Bausteine im SoC. Diese Integration bietet eine optimale Lösung im Hinblick auf Massive-MIMO- Applikationen. Das RFSoC-Konzept Das Konzept des RFSoC integriert folgerichtig die Multigiga-Sample ADCs und DACs auf derselben Siliziumfläche, die auch das SoC mit dem Prozessorsystem und der programmierbaren Logik enthält. Dies ermöglicht eine Lösung mit viel engerer Integration und bietet das Potenzial für einen reduzierten Footprint und niedrigere Verlustleistung für 5G-Applikationen. Analoge Frontends sind nicht programmierbar und nicht einfach an die Lizenzsituation oder geographische Restriktionen adaptierbar, was die OEMs dazu zwingt, unterschiedliche Frequenzbänder zu nutzen. Auch verlangt der Entwurf derartiger analoger Frontends Spezialkenntnisse im Design und die sorgfältige Auswahl der Komponenten, ihrer Platzierung und des Routing. Der Entwickler muss auch die alterungs- und temperaturbedingten Drifteffekte der Komponenten berücksichtigen. Bild 5: INL, DNL, FFT und Leistung HF-Einkaufsführer 2017/2018 39

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© beam-Verlag Dipl.-Ing. Reinhard Birchel