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Fachzeitschrift für Hochfrequenz- und Mikrowellentechnik

Wireless Die Integration

Wireless Die Integration von ADC und DAC reicht jedoch zur Bewältigung der genannten Herausforderungen nicht aus. Zu einer gründlichen Abhilfe muss das RFSoC auch Mischer und numerisch gesteuerte Oszillatoren umfassen. Es muss in der Lage sein, Verstärkungs- und Phasenfehler zu korrigieren, und entweder reale oder In-Phase- und Quadratur-Formatierungen zu unterstützen. Um die System- Performance weiter zu steigern, deckt das RFSoC-Konzept auch optimierte Verarbeitungen ab, etwa die digitale Abwärts- und Aufwärts-Konvertierung in nächster Nähe zum ADC und DAC. Bild 6: Dual-Mode HF-DAC-Architektur Durch das eng integrierte Format des RFSoC-Konzepts kommt der Baustein im Vergleich zu ähnlichen diskreten Lösungen mit einer geringeren Boardfläche aus. Ein typischer DAC oder ADC benötigt eine Boardfläche von bis zu 15 mm x 15 mm. Eine Applikation, die acht Konverter beider Arten verwendet, belegt somit eine Boardfläche von 1800 mm 2 . Die entsprechende RFSoC-Lösung hingegen kann typisch in einem Gehäuse mit 30 mm x 30 mm Grundfläche untergebracht werden. Das bedeutet mit insgesamt nur 900 mm 2 Boardfläche eine signifikante Reduktion. Der Einsatz dieser eng integrierten Lösung verkleinert nicht nur den erforderlichen Platz auf dem Board, sondern reduziert auch die gesamte Leistungsaufnahme. Da der Leistungsverbrauch mit der Sampling-Frequenz skaliert, wird die Reduzierung im Leistungsverbrauch einer eng integrierten Lösung unmittelbar erkennbar. Bild 3 vergleicht die Leistungsaufnahme eines Systems mit vier Transmittern und vier Receivern bei 100 MHz und 200 MHz, mit Implementierung entweder in diskreter Form oder in einem RFSoC. Die gezeigte Leistungseinsparung wird noch deutlicher, wenn die Lösung auf acht Transmitter und Receiver skaliert wird. Es ist jedoch nicht nur die Boardfläche und die Leistungsaufnahme, mit denen das RFSoC- Konzept punkten kann. Ein so eng gekoppelter Baustein bietet auch signifikante Reduzierungen in der Komplexität der Sample- Takt-Verteilung. Das erlaubt ein einfacheres Taktschema, sowohl auf der Baustein-Ebene, als auch auf der System-Ebene. Die Verteilung ist weniger komplex, weil sie größtenteils im Baustein residiert. Dieses einfachere Taktnetzwerk reduziert die Leistungsaufnahme und den Aufwand für die Verteilung der GHz-Taktraten auf der Leiterplatte. Damit ergibt sich eine effizientere Gesamtlösung. Das RFSoC-Konzept ist somit in der Lage, ein wesentlich enger integriertes Design zu liefern. Es schöpft damit das Potenzial für einen kleineren Footprint und geringere Leistungsaufnahme voll aus. Was noch zu untersuchen bleibt, ist die Analog/HF- Performance des ADC und DAC, um sicherzustellen, dass die geforderte Performance in der traditionellen digitalen CMOS- Technologie erzielbar ist. Welche Analog-Performance ist in fortschrittlicher CMOS-Technologie erreichbar? Traditionell setzen analoge High-Performance Schaltungen wie ADC und DAC keine fortschrittlichen CMOS-Technologien zu ihrer Implementierung ein. Doch mit digitaler Unterstützung ist es möglich, High- Performance Konverter in 16-nm CMOS FinFET-Technologie zu realisieren. Das ist der Schlüssel zur erfolgreichen Implementierung des RFSoC-Konzepts [Bruno Vaz et al., 2017], [Christophe Erdmann et al., 2017]. Diese Veröffentlichungen präsentieren Test-Chips, aber sie definieren nicht die resultierende Performance des RFSoC-Bausteins. Die anfänglichen Testresultate bedürfen also weiterer Diskussion. Zwei Test-Chips wurden entwickelt, um die potenzielle HF/ Analog-Performance in einer solchen Technologie zu untersuchen. Der erste Test-Chip enthält einen ADC nebst digitaler Schaltungsumgebung, während der zweite einen DAC-Konverter mit den zugehörigen digitalen Schaltungen verwendet. Der ADC-Test-Chip implementiert eine dreistufige asynchrone SAR mit Pipeline und Verstärker auf der Basis eines Open-loop Integrators, wie in Bild 4 gezeigt. Diese Architektur wurde gewählt, weil sie die Maximierung der Sampling-Frequenz, der Auflösung und der Linearität erlaubt. Um die Leistungsaufnahme, das Rauschen und die Kosten niedrig zu halten, wird die Architektur durch mehrere dynamische Schaltungen und eine Anzahl digitaler Kalibrierschleifen unterstützt. Das ADC-Design ist konfigurierbar, um entweder die zweikanalige Konvertierung über die Eingänge In0 und In2 zu ermöglichen (im Bild 4 mit 2 GS/s), oder eine einkanalige Konversion mit 4 GS/s über In1. Diese Vorgehensweise ist es, was dem ADC die Unterstützung von direkten HF- oder auch von I/Q- Architekturen ermöglicht. Allerdings eröffnet die Verwendung der Sampling-Rate von 4 GS/s 40 HF-Einkaufsführer 2017/2018

Wireless Bild 7: IM3 SFDR-Wert und Ausgangsleistung eine größere Flexibilität in der Frequenzplanung, da sie eine höhere Bandbreite unterstützt. Jeder 2-GS/s ADC-Slice enthält vier ADCs mit 500 MS/s, die im Interleave-Prinzip arbeiten. Um Probleme hinsichtlich PVT und Leckstrom anzugehen, die die Performance bei niedrigen Sampleraten beeinträchtigen, wird im ADC ein asynchrones Taktschema implementiert. Die mit diesem ADC-Test- Chip bei 4 GS/s im direkten HF-Modus erzielten Resultate sind: INL ±1,5 LSB und DNL ±0,3 LSB. Mit einem Eingangssignal von -1 dBFS bei 1,9 GHz liefert der Konverter einen SFDR-Wert von 67,0 dB und ein SNDR von 57,3 dB. Die gesamte Leistung bei 4 GS/s beträgt 513 mW, wie in Bild 5 gezeigt. Der DAC-Test-Chip implementiert einen Mischer-DAC, der volle Funktionalität über die erste, zweite und dritte Nyquist- Zone bietet. Dies ist möglich durch die Implementierung des Mischers innerhalb des Datenpfades. Wie beim ADC implementiert der DAC-Test-Chip einen Dual-Mode HF-DAC mit Stromsteuerung an den Ausgängen (Bild 6). Mit seiner auf 5G-Applikationen ausgerichteten Entwicklung bietet der DAC des Test-Chips einen ACPR-Wert von -70,8 dBc in einem 20-MHz-Kanal, mit Zentrierung auf 5,2 GHz, sowie einen HF-Einkaufsführer 2017/2018 NSD-Wert von -160,2 dBm/Hz. Bei der Erzeugung eines Zweitonsignals von 5,2 GHz im Normalbetrieb ist der IM3-Wert besser als -71 dBc, während SFDR in der ersten Nyquist-Zone bei 62 dBc liegt. Im Mischerbetrieb ändern sich beide Werte in der zweiten Nyquist-Zone auf -65 dBc, bzw. 59 dBc (Bild 7). Wie bewältigt das RFSoC diese Herausforderungen? Die Herausforderungen von 5G sind beherrschbar durch die Implementierung von Systemen mit größerer spektraler Effizienz und extrem hoher Verdichtung. Das erfordert, wie bereits ausgeführt, die Auslegung des 5G-Funksystems als kompaktes High-Performance-System mit geringer Leistungsaufnahme. Eine derartige Lösung muss außerdem im Hinblick auf die Anzahl der zu unterstützenden Antennen skalierbar sein. Das RFSoC-Konzept adressiert diese und weitere Herausforderungen durch eine signifikante Reduktion im Footprint, um damit ein im Vergleich zur diskreten Implementierung um 50% kleineres Funksystem zu realisieren. Bei einer größeren Zahl von Antennen, die vom System unterstützt werden sollen, und mit höherer Signal-Bandbreite steigt auch die Anzahl der erforderlichen JESD-Links zwischen dem SoC und dem externen Konvertern. Die Platzeinsparung wird noch signifikanter durch die starke Integration des RFSoC. Die Reduktion im Footprint lässt für die derzeitigen Proof-of-Concept Implementierungen gute Aussichten für eine kommerzielle Realisierung erwarten. Der RFSoC-Ansatz bringt weitere Vorteile durch die verringerte Leistungsaufnahme, wenn man ihn mit einer diskreten Implementierung vergleicht. Die Anordnung der Signalbearbeitungskette hinter den ADCs und DACs in der programmierbaren Logik kann alle Vorteile der High-Level-Synthese nutzen. Das ermöglicht die Verwendung von Hochsprachen wie C, C++, Matlab und Simulink, um das Design zu erfassen und es aus dem System-Modell heraus zu generieren. Dieser Ansatz umgeht auch die Notwendigkeit der Definition des System-Modells vor seiner Implementierung in einer HDL wie VHDL oder Verilog. Das verkürzt nicht nur die Entwicklungszeit, sondern führt auch zu einem effizienteren System- Design, bei dem die HF- und Basisbandverarbeitung vereinigt sind und auf diese Weise eine optimale Implementierung schaffen. Auch die Verifizierung des RFSoC wird damit einfacher, da die digitalen und HF-Algorithmen innerhalb des Entwickungsflusses gemeinsam verifiziert werden können. Der Einsatz des direkten Sampling in einer eng integrierten Lösung mit den Prozessoren und der programmierbaren Logik ermöglicht auch eine große Flexibilität bei der Implementierung der endgültigen Architektur. Dies wird in einem rapide fortschreitenden Feld wie 5G immer wichtiger, in dem die endgültigen Spezifikationen noch nicht erstellt und zugelassen sind. Dies bedeutet auch, dass Revisionen des Standards noch vor der Auslieferung berücksichtigt werden können, und dass sich zukünftige Revisionen wegen der Reprogrammierbarkeit der Lösung mit größerer Leichtigkeit im Feld implementieren lassen. Viele der 5G-Applikationen dürften in abgelegenen und isolierten Gegenden betrieben werden und nutzen dabei vorteilhaft die Sicherheitsfunktionen, die das RFSoC bietet, wie Anti Tamper, Secure Boot und Trust Zone. Dies gewährleistet, dass nur autorisierte Personen in den Betrieb des Funksystems eingreifen und dieses modifizieren können. Auch bietet das RFSoC fortschrittliche Optionen beim Power Management, die es dem Baustein ermöglichen, den Leistungsverbrauch im Ruhezustand zu reduzieren. Das ist besonders wichtig in Installationen und Applikationen, in denen der 5G-Service von der Nutzerseite zwar erwartet, aber nur gelegentlich nachgefragt wird. Schlussfolgerung Die Herausforderungen, die 5G-Systeme mit sich bringen, verlangen eine neue und disruptive Vorgehensweise, wie sie vom RFSoC-Konzept realisiert wird. Dieses Konzept bietet eine eng integrierte und Softwaredefinierte, programmmierbare Lösung. Sie erfüllt nicht nur die Performance-Anforderungen innerhalb der Signalkette, sondern ermöglicht auch eine Reduktion in der Baugröße der Implementierung und der Leistungsaufnahme, um Massive- MIMO-Applikationen zu unterstützen. Natürlich ist das RFSoC-Konzept nicht nur für 5G-Applikationen nutzbar. Es eignet sich ebenso gut für DOCSIS-, Imaging- und viele andere Mixed- Signal-Applikationen. Referenzen Christophe Erdmann et al. (2017). A 330mW 14-bit 6.8GS/s dual-mode RF-DAC in 16nm FinFET achieving -70.8dBc ACPR in a 20MHz channel at 5.2GHz. ISSCC. Bruno Vaz et.al., (2017). A 13b 4GS/s Digitally-Assisted Dynamic 3-Stage Asynchronous Pipelined-SAR ADC. ISSCC. ◄ 41

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