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3-2021

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Fachzeitschrift für Hochfrequenz- und Mikrowellentechnik

5G und IoT Bild 4: Die

5G und IoT Bild 4: Die Vorteile der Hard-IP-Implementierung Disruption und wirkliche Innovationen dürften eher in privaten Netzen auftreten, die mMTCund URLLC-Funktionen einsetzen, um vollständige Unternehmenslösungen anzubieten (Bild 1). Das Ergebnis ist eine dynamische 5G-Ökonomie mit neuen Betreibern und Lieferanten, wie in Bild 2 dargestellt. Das Zynq RFSoC DFE Das Zynq RFSoC DFE erfüllt heutige und zukünftige Anforderungen von 5G, denn es implementiert bekannte und rechenintensive DFE-Funktionen in einer harten oder ASICähnlichen Struktur, die sowohl für 4G- und neue 5G-Funkstandards (NR, new radio) konfigurierbar ist. Dazu s. Bild 3. Diese „harten“ Zellen beanspruchen eine geringere Fläche an Silizium. Sie können außerdem den Leistungsverbrauch im Vergleich zur traditionellen FPGA Soft Logic um bis zu 80% reduzieren. Das verdeutlicht Bild 4. Da jeder Hard IP Kern physisch kleiner ist als die Soft Logic, lassen sich weitere Kerne hinzufügen, um im DFE die zweifache Verarbeitungskapazität gegenüber den Zynq UltraScale+ RFSoC Gen-3 Bausteinen bereitzustellen. Wenn man die Hard-IP-Blöcke voll ausnutzt, ist der Leistungsverbrauch eines Zynq RFSoC DFE um die Hälfte geringer als bei einer äquivalenten Implementierung in einem Zynq RFSoC Gen-3 Baustein.Die Hard-IP-Blöcke werden, wie in Bild 5 gezeigt, physisch im Zynq RFSoC DFE so angeordnet, dass sie konsistent mit dem Datenfluss sind. Jede IP- Funktion setzt sich aus mehreren Instanziierungen zusammen. Das ermöglicht es dem Baustein, entsprechend der vorliegenden Applikation aufwärts oder abwärts zu skalieren. Für größtmögliche Flexibilität kann der Anwender jeden Block überspringen und an jedem Punkt des Datenpfades weitere Logikelemente einfügen. Das Zynq RFSoC DFE unterstützt Multiband- und Multimode-Funksysteme mit bis zu 400 MHz iBW im Bereich FR1 (bis herauf zu 7,125 GHz) sowie bis zu 1,6 GHz iBW, wenn es als ZF-Transceiver für FR2 eingesetzt wird. Zusammenfassend lässt sich sagen: Das Xilinx Zynq Ultra- Scale+ RFSoC DFE umfasst auf der Basis des erfolgreichen Zynq UltraScale+ RFSoC alle kritischen und rechenintensiven digitalen Verarbeitungsblöcke in einer harten Standardgemäßen Konfiguration. Es bietet damit die Vorteile eines ASIC, erhält jedoch seine adaptierbare, schnell umsetzbare Xilinx DNA durch die adaptierbare Logic – als Vorbereitung auf zukünftige Anforderungen und Marktentwicklungen. Weitere Informationen erhalten Sie unter www.xilinx.com/rfsoc-dfe. ◄ Bild 5: Funktionales Blockdiagramm des Zynq RFSoC DFE 50 hf-praxis 3/2021

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