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7-2017

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Fachzeitschrift für Hochfrequenz- und Mikrowellentechnik

Design SiGe-Empfänger

Design SiGe-Empfänger unter Nutzung der Software „Analog Office“ entwickelt Die Australische „Defence Science and Technology Group“ entwickelte SiGe- Empfänger für 25 bis 45 GHz unter Nutzung der Software Analog Office Die „Cyber and Electronic Warfare Division“ innerhalb des australischen Verteidigungsministeriums verfolgt ein Programm zur Entwicklung breitbandiger RFIC-Empfänger. Der in Bild 1 dargestellte Receiver empfängt zwischen 25 und 45 GHz und weist ein moderates Rauschmaß unter 6 dB, eine Verstärkungs- Flatness unter ±1 dB, einen IIP3 über 0 dBm und eine Spiegelfrequenz-Unterdrückung über 30 dB auf. Diese Eigenschaften innerhalb des beachtlichen Frequenzbereichs sicherzustellen, war eine große Herausforderung. Unumgänglich war ein Design- Tool mit extensiver HF- und Electromagnetic-Simulationsmöglichkeit (EM) sowie effizienten Optimierungsansätzen. Die EM-Simulationen wurden in einem komplexen Multi- Metall-Lagen-Silizium/Germanium-Prozess (SiGe) ausgeführt, um das parasitäre Verhalten von passiven Onchip-Strukturen und Untereinanderverbindungen (Interconnects), welches aufgrund der hohen Frequenzen beträchtlichen Einfluss auf die Gesamt-Performance der RFIC- Lösung hat, möglicht exakt nachzuvollziehen. Zusätzlich benötigte der Chip Untersuchungen in Bezug auf das komplexe Layout-versus-Schematic (LVS) und Design-Rule-Checking (DRC), um den Anforderungen des Auftraggebers zu entsprechen. Original: Defence Science and Technology Group Australia Develops a 25-45 GHz SiGe Receiver Using Analog Office, NI AWR, übersetzt von FS Bild 1: Foto des Nacktchips des SiGe Receivers Die „Defence Science and Technology Group Group Australia“ entschied sich für Design Software von NI AWR, konkret für die RFIC Design Software „Analog Office“, um ihren Chip unter Nutzung des kommerziell umsetzbaren SiGe-Prozesses zu entwickeln. Kombination von festem und flexiblem Ansatz Während das Process Design Kit (PDK) quasi als fertig gegossenes Werkzeug Basiskomponenten wie Heterojunction Bipolar Transistors (HBTs), Complementary-Metal-Oxide- Semiconductor-Baustufen (CMOS), Feldeffekttransistoren (FETs), Widerstände, Kondensatoren, Dioden oder Pads enthält, bietet Analog Office die Möglichkeit des Entwurfs von Custom Parameterized Cells (PCells). Das Design Team erkannte, dass durch die sinnvolle Kombination beider Entwurfsplattformen ein wesentlicher Vorteil für den gesamten Design-Prozess erzielt werden konnte. Die kundenspezifischen PCells beförderten gewissermaßen die Fähigkeiten des PDKs, was zu einer Vereinfachung im SiGe Design Flow (Bild 2) führte und es erlaubte, komplexe Strukturen sehr effizient zu zeichnen, statt auf bereits früher genutzte manuelle Methoden zurückgreifen zu müssen. Aber nicht nur bei der Einsparung von Entwicklungszeit halfen die durch die Kombination der Entwicklungsmöglichkeiten neu geschaffenen Fähigkeiten, sondern sie trugen auch dazu bei, die Präzision des Layouts zu erhöhen, indem sie potentielle Fehler beim Datenzugriff verhinderten. Ein weiterer Vorteil beim Entwurf einer kundenspezifischen PDK-Lösung war die Organisation von Standard-Cells durch das Entwickler-Team. Hierzu gehörten beispielsweise Polyphase-RC-Filter (Bild 3), Transformatoren, Übertragungsleitungen, Entkopplungskondensatoren, HF-Pads und ESD-Schutz-Pads (Electrostatic Discharge). Verschiedene Designer innerhalb des Teams nutzten die selbe Design-Konstruktion für ihre Layouts und Updates, beruhend auf Komponenten innerhalb des PDKs. Diese Ansätze wurden durchweg Bild 2: Kundenspezifische PCells wie dieses Entkopplungskondensator wurden genutzt, um die Layout- Genauigkeit zu erhöhen und den Layout-Prozess zu vereinfachen. Die Arraygröße lässt sich schnell ändern 44 hf-praxis 7/2017

Bild 4: Die Transformator-PCell links wurde parameterisiert. Die Shape-Preprocessing-Regeln sicherten die notwendige Sorgfalt beim EM Setup, um die Vermaschung in der vereinfachten Struktur rechts zu erlauben für alle Projektschritte für jeden Designer propagiert. Dadurch konnte gesichert werden, dass der gesamte Entwicklungsprozess überschaubar blieb und für neu hinzugestoßene Ingenieure relativ leicht zugänglich war. Die Simulation hinsichtlich EM Um eine effiziente Lösung in der Electromagnetic-Frage bei dem HF-Design zu sichern, entschied man sich für das AXIEM 3D Planar EM Tool. Alle passiven Strukturen im HF-Signalweg wurden abschnittsweise mit AXIEM modelliert, wobei man die festen HBTs mit ihren EM-Blocks an der Spitze der Schaltungshierarchie verließ. Transformatoren wurden recht häufig in den einzelnen Designs genutzt, und entsprechende Bibliotheken entstanden effizient durch Nutzung von AXIEM, was oft die Notwendigkeit der Nutzung von kompakten Modellen oder S-Parameter-Files, die aus einem weiteren EM Tool hätten importiert werden müssen, ersparte. Die PCells, welche im Schaltungs-Editor genutzt wurden, konnten direkt zum EM-Simulator geschickt werden zwecks Analyse mit lediglich ein paar Maus-Klicks. Das bedeutete, dass die Definition einer Konfiguration von jeder passiven Struktur im EM-Simulator explizit unnötig wurde und dass Änderungen in der Schaltung automatisch in der Struktur umgesetzt wurden, welche in den verschiedenen EM-Blocks definiert war. Somit musste kein Designers sich Sorgen darüber machen, ob der Gleichlauf zwischen Schaltung und EM-Modell noch bestand. Die Nutzung von diesem Extract-EM-Simulations- Flow sorgte dafür. Shape-Preprocessing- Regeln bringen Vorteile Das Team war in der Lage, den Aktionsradius seiner Transformator-PCells in AXIEM so auszuweiten, dass eine S-Parameter MDIF Library in wenigen Minuten aufgebaut werden konnte. Die parametrisierten Transformatoren-Komponenten waren daraufhin als Schaltungselemente verfügbar zur direkten Nutzung im Empfänger-Design (Bild 4). Die Defence Science and Technology machte auch Gebrauch von den Shape-Preprocessing- Regeln (SPP), um das komplexe RFIC-Layout automatisch in eine vereinfachte Form für das EM Stackup zu bringen. SPP- Regeln erlauben die Vereinfachung der Via-Arrays und der metallischen Stape, noch bevore in AXIEM Vermaschungen auftreten. Dies reduzierte nicht nur Simulationszeit, sondern sicherte auch die Konsistenz zwischen dem Layout und der vereinfachten EM-Struktur. Der von der Defence Science and Technology Group entwickelte SiGe-Chip entstand schließlich erfolgreich durch Nutzung von Analog Office und AXIEM und wurde vom Auftraggeber akzeptiert. Die durch Messungen ermittelte Performance des Chips wurde auf der European Microwave Week Conference vorgestellt (http://ieeexplore.ieee.org/ document/7777475/). Warum NI AWR Design Environment? Leigh Milner und sein Design Team wählten NI AWR Design Environment aufgrund seiner integrierten Umgebung und seines geschlossenen Datenmodells, das es ihnen erlaubte, die selbe Design-Konstruktion für jedes individuelle Layout und Updates für Komponenten innerhalb des PDKs während des gesamten Entwicklungsprozesses für alle Designer zu nutzen. Die Fähigkeit, die EM-Simulation innerhalb der selben Umgebung ohne der Notwendigkeit des Datenimports von einer dritten Quelle zu bewerkstelligen, ermöglichte es, viel wertvolle Zeit zu sparen. Die Shape-Preprocessing- Regeln waren ebenfalls sehr hilfreich bei der Automatisierung der Umsetzung in das komplexe RFIC Layout. ◄ Über die Defence Science and Technology Group Bild 3: AXIEM-Layout des dreistufigen Polyphase-RC-Filters Die Defence Science and Technology Group ist Teil von Australiens Verteidigungsministerium und erhält das zweitgrößte Budget. Sie ist national führend bei Entwicklung und Auslieferung von hochwertigen wissenschaftlichen und Sicherheitslösungen und innovativen Lösungen für die Verteidigung und die nationale Sicherheit. Sie leistet infolge ihrer Kompetenz einen wertvollen Beitrag zur Reduzierung strategischer und operativer Risiken und entwickelt Fähigkeiten, um potentielle Bedrohungen zu erkennen und abzuwehren. Website: dst.defence.gov.au hf-praxis 7/2017 45

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